Diferencies ente revisiones de «Unidá central de procesamientu»
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=== ''Writeback'' ===
El pasu final, la '''escritura''', a cencielles «escribe»
Dempués de la execución de la instruición y l'escritura de los datos resultantes, el procesu enteru repitir col siguiente ciclu d'instruición, de normal lleendo la siguiente instruición en secuencia debíu al valor amontáu nel contador de programa. Si la instruición completada yera un saltu, el contador de programa va ser modificáu pa contener la direición de la instruición a la cual saltóse, y l'execución del programa sigue de normal. En CPUs más complexos que'l descritu equí, múltiples instruiciones pueden ser lleíes, decodificadas, y executaes simultáneamente. Esta seición describe lo que ye referíu xeneralmente como'l "entubado RISC clásicu" (Classic RISC pipeline), que de fechu ye abondo común ente los CPU simples usaos en munchos dispositivos electrónicos, de cutiu llamaos [[microcontrolador]]es.<ref group="nota">This description is, in fact, a simplified view even of the [[Classic RISC pipeline]]. It largely ignores the important role of [[CPU cache]], and therefore the '''access''' stage of the pipeline. See the respective articles for more details.</ref>
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