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Diferencies ente revisiones de «Unidá central de procesamientu»

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El pasu final, la '''escritura''', a cencielles «escribe» leslos resultanciesresultaos del pasu d'execución a una cierta forma de memoria. Bien de cutiu, leslos resultanciesresultaos son escritos a dalgún rexistru internu del CPU p'accesu rápidu por subsecuentes instruiciones. N'otros casos leslos resultanciesresultaos pueden ser escritos a una [[Memoria d'accesu aleatoriu|memoria principal]] más lenta pero más barata y más grande. Dellos tipos d'instruiciones manipolien el contador de programa en llugar de direutamente producir datos de resultancia. Estes son llamaes xeneralmente "saltos" (jumps) y faciliten comportamientos como [[Bucle (programación)|bucles]], la execución condicional de programes (col usu de saltos condicionales), y [[subrutina|funciones]] en programes.<ref group="nota">Some early computers like the [[Harvard Mark I]] did not support any kind of "jump" instruction, effectively limiting the complexity of the programs they could run. It is largely for this reason that these computers are often not considered to contain a CPU proper, despite their close similarity as stored program computers.</ref> Munches instruiciones tamién van camudar l'estáu de díxitos nun rexistru de "banderes". Estes banderes pueden ser usaes pa influyir cómo se porta un programa, cuidao que de cutiu indiquen la resultancia de delles operaciones. Por casu, un tipu d'instruición de "comparanza" considera dos valores y afita un númberu, nel rexistru de banderes, d'alcuerdu a cuál ye'l mayor. Entós, esta bandera puede ser usada por una posterior instruición de saltu pa determinar el fluxu de programa.
 
Dempués de la execución de la instruición y l'escritura de los datos resultantes, el procesu enteru repitir col siguiente ciclu d'instruición, de normal lleendo la siguiente instruición en secuencia debíu al valor amontáu nel contador de programa. Si la instruición completada yera un saltu, el contador de programa va ser modificáu pa contener la direición de la instruición a la cual saltóse, y l'execución del programa sigue de normal. En CPUs más complexos que'l descritu equí, múltiples instruiciones pueden ser lleíes, decodificadas, y executaes simultáneamente. Esta seición describe lo que ye referíu xeneralmente como'l "entubado RISC clásicu" (Classic RISC pipeline), que de fechu ye abondo común ente los CPU simples usaos en munchos dispositivos electrónicos, de cutiu llamaos [[microcontrolador]]es.<ref group="nota">This description is, in fact, a simplified view even of the [[Classic RISC pipeline]]. It largely ignores the important role of [[CPU cache]], and therefore the '''access''' stage of the pipeline. See the respective articles for more details.</ref>
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